期货配资安全吗? 台积电3D封装，向3μm迈进！

（原标题：台积电3D封装，向3μm迈进！）

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台积电的 3D 堆叠系统级集成芯片 (SoIC) 先进封装技术将快速发展。在该公司最近的技术研讨会上，台积电概述了一份路线图，到 2027 年，该技术将从目前的 9μm 凸块间距一路缩小到 3μm 间距，将 A16 和 N2 芯片组合堆叠在一起。

台积电拥有多项先进封装技术，包括 2.5D CoWoS 和 2.5D/3D InFO。也许最有趣（也是最复杂）的方法是他们的 3D 堆叠集成芯片系统 (SoIC) 技术，这是台积电对混合晶圆键合的实现。混合键合允许将两个先进的逻辑器件直接堆叠在一起，从而实现两个芯片之间的超密集（和超短）连接，主要针对高性能部件。目前，SoIC-X（无凸块）用于特定应用，例如 AMD 的 CPU 3D V 缓存技术，以及他们的 Instinct MI300 系列 AI 产品。虽然采用率正在增长，但当前这一代技术受到芯片尺寸和互连间距的限制。

但如果一切按照台积电的计划进行，这些限制预计很快就会消失。SoIC-X 技术将快速发展，到 2027 年，将有可能组装一个芯片，将台积电尖端 A16（1.6 纳米级）上制造的掩模版大小的顶部芯片与使用台积电 N2（2 纳米级）生产的底部芯片配对。这些芯片将依次使用 3μm 键合间距硅通孔 (TSV) 连接，密度是当今 9μm 间距的三倍。如此小的互连将允许总体上更大的连接数量，从而大大提高组装芯片的带宽密度（从而提高性能）。

改进的混合键合技术旨在让台积电的大型 HPC 客户（AMD、博通、英特尔、NVIDIA 等）能够为要求苛刻的应用构建大型、超密集的分解式处理器设计，在这些应用中，芯片之间的距离至关重要，所用的总面积也很重要。同时，对于只注重性能的应用，可以将多个 SoIC-X 封装放置在 CoWoS 中介层上，以更低功耗获得更高的性能。

除了针对需要极高性能的设备开发无凸块 SoIC-X 封装技术外，台积电还将在不久的将来推出凸块 SoIC-P 封装工艺。SoIC-P 专为更便宜的低性能应用而设计，这些应用仍需要 3D 堆叠，但不需要无凸块铜对铜 TSV 连接带来的额外性能和复杂性。这种封装技术将使更广泛的公司能够利用 SoIC，虽然台积电不能代表其客户的计划，但更便宜的技术版本可能会使其适用于更注重成本的消费者应用。

根据台积电目前的计划，到 2025 年，该公司将提供正面对背面 (F2B) 凸块 SoIC-P 技术，该技术能够将 0.2 光罩大小的 N3（3 纳米级）顶部芯片与 N4（4 纳米级）底部芯片配对，并使用 25μm 间距微凸块 (μbump) 进行连接。2027 年，台积电将推出正面对背面 (F2F) 凸块 SoIC-P 技术，该技术能够将 N2 顶部芯片放置在间距为 16μm 的 N3 底部芯片上。

为了让 SoIC 在芯片开发商中更受欢迎、更容易获得，还有很多工作要做，包括继续改进其芯片到芯片接口。但台积电似乎对行业采用 SoIC 非常乐观，预计到 2026 年至 2027 年将发布约 30 种 SoIC 设计。

https://www.anandtech.com/show/21414/tsmcs-3d-stacked-soic-packaging-making-quick-progress-3um-pitch-in-2027

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